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// Date:    17/02/2012 
// Design Name: 
// Module Name:    biestableJK 
// Project Name: 
// 
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module jk_flip_flop (
  input      clk,
  input      j,                 
  input      k,
  output reg q);
 
always @(negedge clk)
  case ({j,k})
    2'b11 : q <= ~q;    // Cambio
    2'b01 : q <= 1'b0;  // reset.
    2'b10 : q <= 1'b1;  // set.
    2'b00 : q <= q;     // 
  endcase
 
endmodule