Investigación y Desarrollo Digital
Digital Research and Development

%%%% Tesis %%%%

@PHDTHESIS{juan00,
   author = "J. Juan",
   title = "Degradación del retraso de propagación en puertas lógicas CMOS VLSI",
   school = "Universidad de Sevilla",
   note = "Advisors: M.~J. Bellido and M. Valencia",
   year = "2000",
   abstract = " Una de las tareas más importantes en el diseño de Circuitos Integrados (C.I.) digitales es la verificación de los diseños previa a la fabricación. La complejidad de los circuitos actuales hace necesario el empleo de ordenadores y de programas informáticos específicos para la realización de estas tareas. La herramienta principal para la verificación de C.I. digitales de altas prestaciones es el simulador temporal. En la actualidad se emplean dos tipos principales de simuladores: los de nivel eléctrico, que resultan muy precisos pero limitados en velocidad y tamaño máximo de circuito simulable; y los de nivel lógico, que son rápidos y pueden simular circuitos muy grandes, pero con una precisión relativamente baja. El aumento de la precisión de los simuladores lógico-temporales es la clave para la simulación de C.I. digitales de alta escala de integración (VLSI) y pasa por el desarrollo de modelos de retraso de alta precisión para estos simuladores. El objetivo de esta Tesis es desarrollar un modelo de retraso de gran precisión para la simulación de C.I. digitales fabricados en la tecnología más difundida (CMOS). El modelo desarrollado (DDM) contempla los efectos estudiados por otros autores e introduce el llamado "efecto de degradación del retraso". El modelado de este efecto permite la simulación de circuitos que operan a altas frecuencias y el correcto tratamiento de pulsos pequeños o "glitches" y de las colisiones de señal en circuitos lógicos, ampliando de forma considerable el rango de aplicación de la simulación lógica-temporal. En primer lugar, la Tesis introduce el campo de la Verificación Temporal de C.I. Digitales y realiza un análisis de los modelos más relevantes presentados en los últimos diez años. A continuación se estidia la evolución de los modelos para el efecto de degradación y se proporciona un nuevo modelo para su comportamiento. Este modelo es desarrollado en detalle tanto para la celda básica (inversor CMOS) como para puertas lógicas más complejas, suministrando, así mismo, una descripción detallada del proceso de caracterización de los parámetros del modelo. Finalmante, se presenta un conjunto significativo de ejemplos de simulación comparando los resultados del DDM con los de simuladores eléctricos de alta precisión y con modelos lógicos que no contemplan el efecto de degradación. En todos los casos, los resultados del DDM muestran una precisión similar a los de la simulación eléctrica, mejorando muy significativamente los resultados de los modelos convencionales, mientras que conserva todas las ventajas de la simulación lógica-temporal."
}

@PHDTHESIS{ruiz07,
   author = "P. Ruiz-de-Clavijo",
   title = "Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI",
   school = "Universidad de Sevilla",
   note = "Advisors: M.~J. Bellido and J. Juan",
   year = "2007",
   abstract = "Se presenta un simulador lógico temporal, denominado HALOTIS que incluye modelos de muy alta prestación en cuanto a los resultados que se generan en la simulación lógica temporal de circuitos y sistemas digitales. Además, se ha elaborado un modelo de consumo de potencia que se ha incorporado al simulador consiguiendo resultados de gran precisión en cuanto a la medida del consumo de intensidad y potencia de los circuitos digitales desde la simulación lógica con las ventajas que supone respecto de la simulación eléctrica en cuanto a recursos tanto de CPU como otro tipo."
}

@PHDTHESIS{millan08,
   author = " A. Millan",
   title = "Técnicas de optimización para el modelado y la caracterización del comportamiento dinámico de circuitos digitales CMOS en tecnologías UDSM",
   school = "Universidad de Sevilla",
   note = "Advisors: M.~J. Bellido and J. Juan",
   year = "2008",
   abstract = "En este documento se presentan dos trabajos originales orientados a la mejora de prestaciones de la simulación lógica temporal de circuitos digitales CMOS. En primer lugar, se presenta el algoritmo Internode. Se trata de un nuevo modelo para puertas lógicas, que permite contemplar el estado interno de éstas durante la simulación. Esto posibilita la inclusión de efectos asociados a dicho estado interno lo que, por su parte, aumenta de forma considerable la precisión de la simulación lógica temporal. En segundo lugar, se presenta el método Transample. Se trata de un nuevo método de caracterización basado en el empleo de señales muestreadas, que permite realizar los procesos de medida mediante curvas de entrada muy similares a las reales. Esto permite reducir sustancialmente el error cometido durante el propio proceso de caracterización lo que también mejora de manera importante la precisión de este tipo de simulaciones."
}

@PHDTHESIS{viejo11,
   author = "J. Viejo",
   title = "Dise\~no e implementación sobre FPGA de sistemas digitales de bajo coste para la sincronización de equipos sobre redes de comunicación usando el protocolo SNTP",
   school = "Universidad de Sevilla",
   note = "Advisors: J. Juan and A. Millan",
   year = "2011",
   abstract = "En este trabajo se aborda el diseño e implementación sobre dispositivos programables FPGA de sistemas digitales dedicados a la sincronización de equipos sobre redes de comunicación empleando el protocolo estándar SNTP. Estos sistemas presentan una serie de características innovadoras respecto de las alternativas de sincronización existentes en la actualidad, ya que se trata de dispositivos autónomos, compactos, precisos y de bajo coste y consumo de potencia. Esto posibilita la integración de servicios de sincronización en sistemas empotrados, de forma que no sea necesario emplear ningún dispositivo externo que elimine las ventajas de este tipo de sistemas. Sin embargo, la implementación de estos servicios en hardware supone un reto ya que resulta necesario, por un lado, el desarrollo teórico de algoritmos de sincronización y de sistemas de control del reloj adecuados y, por otro, el desarrollo de aspectos prácticos, como por ejemplo, la implementación hardware de la pila de protocolos de comunicación o la recepción y transmisión de la información temporal."
}

@PHDTHESIS{guerrero12,
   author = "D. Guerrero",
   title = "Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia",
   school = "Universidad de Sevilla",
   note = "Advisors: M.~J. Bellido and J. Juan",
   year = "2012",
   abstract = "Los sistemas digitales actuales se caracterizan por su alta velocidad de operación y su elevada miniaturización (podemos encontrar del orden de miles de millones de componentes en un 
solo circuito integrado). La evolución de la tecnología electrónica a lo largo de las últimas décadas ha permitido desarrollar los sistemas digitales y las comunicaciones de forma espectacular y, a medio plazo, no parece que vaya a ser sustituida por otra tecnología.
El diseño de circuitos y sistemas digitales se enfrenta continuamente con nuevos retos a la hora de mejorar sus prestaciones, sobre todo a la hora de aumentar su velocidad de operación y reducir su consumo de energía. Esta tesis aborda estos dos problemas estudiando y proponiendo mejoras en los dispositivos digitales actuales de cara a aumentar su velocidad de operación y reducir su consumo. En concreto se centra en sistemas digitales construidos en tecnología MOS (Metal-Oxide-Semiconductor, Semiconductor-Óxido-Metal), que es la más ampliamente utilizada. Así mismo, se estudian los esquemas de sincronización empleados en los circuitos digitales y se plantean alternativas que permitan mejorar su rendimiento.
En la primera parte de la tesis se constata que el usar puertas estáticas CMOS usando terminales body
independientes (INBO) permite mejorar notablemente el consumo estático y dinámico así como la velocidad de las puertas lógicas CMOS estáticas. Además, las puertas INBO presentan un consumo estático y un retraso pin-a-pin más uniforme a lo largo de sus entradas, lo que es deseable de cara a la síntesis automatizada de circuitos lógicos.
Las mejoras introducidas en la implementación INBO se obtienen a costa de una mayor área. Podría argumentarse
que los transistores de las puertas de diseño convencional podrían redimensionarse hasta que ocupasen el área de sus homólogas INBO para aumentar su conductividad y velocidad pero esto es engañoso ya que al aumentar el
tamaño de los transistores de una puerta se aumenta también su capacidad de entrada, de modo que las puertas
que atacan dicha capacidad (es decir, aquellas cuya salida se ha conectado a las capacidades de entrada
sobredimensionadas) aumentarían su consumo y reducirían su velocidad. 
Esto no ocurre al usar puertas INBO dado que su capacidad de entrada no aumenta respecto a sus homólogas 
COBO (aunque su tamaño sea mayor).
Es más, dado que los terminales body de los transistores de las puertas INBO no están polarizados sus
capacidades puerta-body se cargan a un menor voltaje, con lo que la velocidad de las puertas que generan las
entradas de la puerta INBO mejora.
A pesar de todo lo expuesto, la penalización de área introducida por las puertas INBO es muy severa, por lo que resultaría muy costoso que reemplazasen a las puertas tradicionales en todo el diseño. En lugar de eso, se propone usar las puertas INBO selectivamente en caminos críticos, nodos con alta actividad de conmutación o cuando se requieran puertas de gran número de entradas. Los algoritmos actuales de diseño incremental podrían aplicarse para hacer esta sustitución selectiva. Esto permitiría mejorar de forma significativa las prestaciones del circuito con un coste aceptable.
Con respecto al estudio de los esquemas de sincronización, en la segunda parte de la tesis se proponen dos
nuevos esquemas de sincronización basados en latches que operan de forma alternativa (PALACS) empleando
dos o cuatro fases de reloj. Se ha establecido un procedimiento para obtener las formas de onda de máxima
frecuencia de operación para un determinado clock skew tanto en estos esquemas como en el esquema másterslave.
Asimismo, se verifica que, efectivamente, los esquemas PALACS propuestos son tolerantes al clock skew.
Por otra parte, se realiza un análisis comparativo de la máxima frecuencia de operación para los esquemas
propuestos y el esquema máster-slave. Los esquemas PALACS ofrecen una mayor velocidad de operación para
prácticamente cualquier valor de skew, tendiendo, para valores altos del mismo, a una mejora del 100% respecto al máster-slave.
Por último, se comprueba como, efectivamente, los esquemas PALACS suponen un ahorro muy significativo del
consumo de energía, fundamentalmente porque reducen la potencia consumida en la red de distribución de reloj,
aspecto cada vez más importante en las tecnologías actuales."
}

@PHDTHESIS{quiros16,
   author = "J. Quiros",
   title = "Implementación sobre hardware reconfigurable de una arquitectura no determinista, paralela y distribuida de alto rendimiento, basada en modelos de computación con membranas",
   school = "Universidad de Sevilla",
   note = "Advisors: A. Millan and J. Viejo",
   year = "2016",
   abstract = "En este documento se presenta el trabajo de tesis doctoral realizado dentro del Programa de Doctorado "Informática Industrial" del Departamento de Tecnología Electrónica de la Universidad de Sevilla. Recoge la investigación centrada en el desarrollo de una implementación en hardware reconfigurable, FPGA, de modelos de computación basados en membranas, también denominados sistemas P. Estos sistemas, de inspiración biológica, son de reciente creación, y tienen aplicaciones directas en procesos de simulación, especialmente de sistemas y procesos biológicos. Se engloban dentro de la computación natural, y se trata de modelos paralelos maximales orientados a máquinas. Este hecho supone un desafío en el desarrollo de implementaciones hardware, ya que es precisa la generación de un diseño diferente para cada problema, incluso para cada instancia. Como consecuencia directa, es necesario el desarrollo de una arquitectura hardware dedicada parametrizada, junto con un desarrollo software, que analice los sistemas de entrada y, en base a sus características, construya un diseño sintetizable dedicado para esa instancia concreta. Además, al ser la disciplina de reciente creación, existen distintos tipos de sistemas P, por lo que es preciso un análisis previo, seguido de una selección, con el propósito de implementar el mayor subconjunto posible de los mismos."
}