Ejercicio voluntario: calculadora simple implementable

Objetivo

Diseñar en Verilog e implementar una calculadora simple en FPGA empleando la placa de desarrollo Basys2.

Las especificaciones de la calculadora son similares a la calculadora del tema 2, añadiendo funcionalidad adicional para permitir suministrar datos desde el exterior y poder mostrar los resultados del cálculo.

Las especificaciones y archivos de partida para el diseño se encuentran en:

https://gitlab.com/jjchico-edc/verilog-simple-calculator-exercise

Procedimiento recomendado

1. Descargar los archivos base y especificaciones.
2. Realizar el diseño de los módulos de la calculadora en el archivo "calculator.v". Puede elegir el estilo de diseño que prefiera siempre que se cumplan las especificaciones y se empleen al menos los módulos declarados en el archivo.
3. Realizar un banco de pruebas para la calculadora que permita simular alguna operación de la misma. Por ejemplo, la suma y/o resta de algunos números.
4. El archivo system.v hace la interconexión de la calculadora con el controlador del visor de 7 segmentos de la placa Basys2. No es necesario modificar este archivo, pero deberá personalizar el archivo de restricciones (.ucf) para realizar las siguientes conexiones en la placa:
   1. clk: conectado a mclk en la placa.
   2. reset: botón 0 de la placa.
   3. load: botón 3 de la placa.
   4. calc: botón 2 de la placa.
   5. in: interruptores de la placa.
   6. ready: led 0 de la placa.
   7. seg, an y dp: señales correspondientes de la placa (visor 7 segmentos)
5. Implementar y comprobar el correcto funcionamiento del diseño en la placa Basys2. El profesor podrá dejar placas en préstamo a los alumnos que lo soliciten según disponibilidad de placas.

Plazo de entrega

Hasta el 6 de abril de 2018, mediante cita con el profesor.